공부하고 정리하는

트랜지스터 구조 변화의 필요성

트랜지스터는 반도체를 구성하는 주요 소자로 전류의 흐름을 조절하여 증폭하거나 스위치 역할을 수행합니다. 반도체 칩 하나에 이러한 트랜지스터가 수천 만에서 수억 개 들어가는 초고집적회로 시대를 맞이하여 트랜지스터의 크기도 점차 작아졌습니다. 또한 작은 크기의 트랜지스터를 정밀하게 컨트롤해야 할 필요성이 생겼습니다.

Planer 구조 -> FinFET 구조

가장 초기에 사용한 트랜지스터는 평판(Planar) 트랜지스터입니다. 게이트와 채널이 하나의 면으로 맞닿아있는 평면 구조로, 트랜지스터의 미세화에 따라 소스와 드레인 사이 거리가 가까워져 누설전류가 발생하는 단채널(Short Channel) 현상이 발생하는 등 동작전압을 낮추는 데 한계가 존재했습니다.

이를 개선하기 위해 등장한 구조가 FinFET 구조입니다. 게이트와 채널 간 접하는 면이 넓을수록 그 효율이 높아진다는 점을 이용한 구조입니다. FinFET 구조는 게이트와 채널이 3개의 면에서 맞닿습니다.

GAA (Gate-All-Around) 구조

FinFET 트랜지스터 역시 4나노 이후의 공정에서 동작전압을 줄일 수 없다는 한계가 발생했습니다. 3나노 이하 초미세 회로에는 게이트와 채널이 4개의 면에서 맞닿는 GAA 구조의 트랜지스터를 도입할 예정입니다.

추가적으로 삼성이 발표한 더 발전된 트랜지스터 구조는 MBCFET(Multi Bridge Channel FET)로, 채널의 단면의 지름을 늘려 충분한 전류를 얻는 데 도움을 주는 구조입니다.

출처: https://www.samsungsemiconstory.com/kr/%EC%B0%A8%EC%84%B8%EB%8C%80-%EB%B0%98%EB%8F%84%EC%B2%B4%EB%A5%BC-%EC%9C%84%ED%95%9C-%EC%B0%A8%EC%84%B8%EB%8C%80-%EA%B3%B5%EC%A0%95-gaa-%EA%B5%AC%EC%A1%B0-%ED%8A%B8%EB%9E%9C%EC%A7%80/

OPIc 시험 개요

등급체계

출제 문항 구성

• 자기소개 - 1문제
• survey 주제 - 2개  - 6문제
• 돌발주제 - 2개 - 6문제
• role play / 대안 제시 - 2주제 - 2문제

주의사항

• 감정표현을 통하여 자연스러운 대화를 유지할 것.
• 총 15문제이므로, 문제 당 최소 2분 이상 말할 것.
• 문장 구조의 논리 (서론-본론-결론) 을 유지할 것.
• 필러(fillers)를 사용할 것; 전체 발화 시 pause가 없는 것이 매우 중요.
• 묘사 / 설명 답변에 내 감정을 같이 말할 것; 예를 들어, 집 구조에 대하여 말하라고 한다면, 사실 나열 뿐만 아니라, “내 방은 좀 작아, 그래도 좋은 점이 있다면 뷰가 환상적이라는 거야!” 식으로 나의 감정을 포함하여 말한다.
• 답변할 내용이 기억나지 않을 경우, 본인의 이야기를 할 것;  정말 생각이 안나는 경우, “Hey Eva, 사실 나 이번 주제에 대해 별로 관심이 없어. 그래서 할 말이 별로 없는데 다른 것에 대해 이야기해도 될까?”라고 말한 뒤, 주제를 변경해서 이야기할 것.
• 내 입에 붙지 않는 어려운 어휘를 쓰려고 노력할 필요는 없음. 다만 흔한 어휘를 쓰더라도 문법만큼은 다양한 문법을 활용하여 답변을 구사하는 것이 좋음.

NAND Flash란?

• 반도체 메모리 디바이스의 일종으로, 전원이 꺼져도 데이터를 저장하는 비휘발성 메모리이다. 고용량, 저비용의 장점을 살려 내장메모리, 외장메모리, USB메모리, SSD Hard dish를 비롯한 대부분의 전자기기에 사용된다.
• DRAM과 비교했을 때, floating gate가 있다는 것이 큰 특징이다. FG의 영향으로 집적도를 올릴 수 있다는 장점이 있지만, 동작 속도가 떨어지는 단점이 존재한다.
• → 기존 2차원 FG의 미세화가 어려워지며, charge trap flash 및 3차원 NAND Flash 구조로 변경되며 개선 및 발전 중에 있다.
• 크게 SLC(single level cell) 과 MLC(multi level cell)로 나뉜다.

NAND Flash의 구조

• DRAM과 비교했을 때, gate가 2개 존재한다는 것이 가장 큰 차이점이다. NAND Flash는 top gate (=control gate)와 bottom gate (=floating gate = 부유 게이트)의 2개의 gate가 존재한다.
• 1) control gate
• 2) floating gate - 데이터를 저장하는 기능을 수행한다. floating gate 전체가 유전체로 둘러싸여 cell 단위로 격리되어 있기 때문에 데이터를 원하는 기간동안 저장하는 비휘발성 저장 능력을 갖추었다.
• 3) ONO Dielectric - floating gate 위쪽으로 존재하는 층간 절연막(IPD)이다. 일반적으로 ONO (산화막-질화막-산화막) 구조로 되어 있다.
• 4) Tunnel oxide - floating gate 아래쪽으로는 터널 산화막이 존재한다. cell의 program 또는 erase 동작이 이루어질 때, 전자를 통과시키는 역할을 수행한다.
• ⇨ floating gate를 둘러싼 6개의 절연막은 그 안의 전자들을 쉽게 탈출하지 못하도록 막는 역할을 한다. 다만 이 때문에 NAND Flash는 메모리 디바이스 중 가장 느린 속도를 갖는다.
• ⇨ floating gate를 둘러싼 층간절연막과 터널산화막때문에, 외부로부터 인가된 전압은 Cipd와 Ctox의 결합 정전용량에 영향을 받는다. 결합 정전용량만큼 문턱전압이 증가하고, 드레인 전류가 감소한다.
• 동일 외부 전압에 대해 FG에 인가되는 전압을 증가시키기 위해 사용하는 구조가 ONO구조이다. (층간절연막의 유전상수를 증가시켜야 하기 때문이다.)

NAND Flash의 cell array

BL: bit line​
WL: word line
SSL: string-select line
GSL: ground-select line

• cell array의 가로 방향 ▻ 하나의 word line으로 연결된 cell의 집합인 page
• cell array의 세로 방향 ▻ 하나의 drain, source, cell이 직렬로 연결된 string
• ⇨ string을 각 word line으로 묶은 단위: block

NAND Flash의 동작 원리

• NAND Flash의 동작은 크게 '쓰기 - 읽기' 로 나뉜다. 그 중에서 쓰기 동작은 FG에 전자를 넣는 program 동작 & FG로부터 전자를 제거하는 erase 동작으로 나눌 수 있다.
• program 동작과 erase 동작은 모두 tuneling 현상을 이용한다.
• 1) program 동작

• 

• source, drain, substrate를 모두 접지한 상테에서 control gate에 전압(~20V)을 인가한다.
• p-substrate에 존재하던 전자가 tunneling 현상을 거쳐 tunnel oxide를 통과하여 FG로 이동한다.
• 동일한 word line을 공유하는 page 단위로 발생한다.
• 선택된 cell의 WL은 20V, BL은 접지시킨다. 선택되지 않은 cell의 WL은 4~5V, BL은 BDD만큼 가해준다. 따라서 선택된 cell의 채널전압은 0V가 된다. 선택 cell과 같은 WL에 있는 cell은 채널전압이 Vpgm * coupling ratio이므로 전압차이가 많이 나지 않아 터널링이 나타나지 않는다.
• 이러한 원리로, 동일 WL (gate)를 고융해도 선택된 cell에만 program할 수 있고, 이를 self boosting이라고 한다.

• 2) erase 동작

• 

• erase 동작은 block 단위로 발생
• control gate를 접지한 상태(즉, WL에 0V를 인가한 상태)에서, erase할 blcok의 well(p형 기판)에 20V의 전압을 가한다. 이 때 FG에 저장된 전자들이 터널링 현상으로 인하여 기판쪽으로 이동할 것이다. erase하기 싫은 block은 WL에 아무 전압을 인가하지 않으면 floating 상태가 되어 전압이 20V를 따라 올라가고, 전압 차이가 작아져서 터널링이 발생하지 않을 것이다.
• 이는 플래시메모리에 데이터를 저장하기 위해서 부유게이트를 비울 때 사용되는 동작이다.
• 3) read 동작셀의 Vth 변화를 통해 이루어진다. 프로그램과 소거 동작으로 인해 부유게이트 내 전자 수가 변화하고, 이로 인해 트랜지스터의 문턱전압 차이가 발생한다. 전자가 있는, 프로그램된 셀의 문턱전압은 0V보다 크고, 전자가 없는, 소거된 셀의 문턱전압은 0V보다 작게 나타난다. 비트라인에 예비충전 전압을 걸고, 읽고자 하는 셀의 워드라인에는 0V, 그 외 셀의 워드라인에는 Vth 이상의 전압을 인가하여 전자 저장 여부를 판단한다.
• 선택 cell에 전자가 있는 경우, WL에 0V를 인가할 때 채널이 형성되지 않고, 그 때문에 비트라인에 전압이 걸려도 전류가 잘 흐르지 못한다. 따라서 비트라인을 통해 유입되는 전류가 빠져나가지 못하고 충전되므로 비트라인의 전압 강하가 적게 나타나고, 이를 0으로 인식한다. 반대로 읽고자 하는 셀에 전자가 없는 경우, 0V를 인가할 때 채널이 잘 형성되고, 전류가 잘 흐른다. 즉 short 상태이므로 BL에 예비충전된 전하가 방전되고, 이러한 비트라인의 전압 강하가 커지는 상태를 1로 인식한다.

• 

• 선택 cell의 BL에 예비충전 전압을 인가한다. 읽기동작 직전, 예비충전 전압 인가를 중지하면 BL floating 상태가 된다. 선택 cell의 WL에는 0V, 나머지 WL에는 약 4.5V를 인가한다. 

반도체 8대 공정은 아래와 같이 간단하게 표현할 수 있습니다.

 오늘은 반도체 8대 공정의 세부 내용에 대해 자세히 알아보도록 하겠습니다.

<웨이퍼 공정>

먼저, 반도체 집적회로를 만드는 데 사용되는 주재료인 웨이퍼를 제조하는 공정에 대해 먼저 알아보겠습니다.

웨이퍼 공정은 1. 잉곳 만들기 2. 잉곳 절단하기 3. 표면 연마하기 4. 세척과 검사 의 4단계로 진행됩니다.

먼저 웨이퍼를 이루는 Si을 뜨거운 열로 녹여 고순도 실리콘 용액을 만들고 굳히면서 잉곳을 만듭니다.

다음으로 얇은 웨이퍼를 만들기 위해 적당한 크기로 잉곳을 절단합니다.

이후 절단 직후 거친 표면을 공정을 통해 갈아냅니다.

마지막으로 세척과 검사를 통해서 웨이퍼를 확인합니다.

<산화 공정>

산화공정은 웨이퍼에 산화막을 형성하여 누설 전류가 흐르는 것을 차단하는 목적으로 이루어집니다.

웨이퍼 표면에 실리콘 산화막인 SiO2를 생성하는 공정입니다.

<포토 공정>

포토 리소그래피(Photo Lithography)를 줄여서 포토 공정이라 나타내는 공정으로, 웨이퍼 위에 회로 패턴을 그릴 때, 원하는 패턴이 그려진 마스크를 빛에 비추는 방식으로 이루어집니다.

반도체의 집적도가 증가할수록 칩을 구성하는 단위 소자 역시 작아지고 있으며, 미세 회로 패턴 구현은 포토 공정에 의해 결정되기에 중요한 공정입니다.

포토 공정의 단계는 아래와 같이 나타납니다.

웨이퍼를 산화시켜 생성된 SiO2위에 PR를 spin coating을 이용하여 도핑한 뒤, 사이에 마스크를 두고 빛을 가하는 노광(Exposure), PR을 선택적으로 제거하는 현상(Development), 그리고 PR이 제거된 부분의 증착물질을 제거하는 식각(Etching) 공정을 진행합니다.

이를 통해 증착 물질이 원하는 모양으로 패터닝되면 그 위에 도포된 PR층을 마지막으로 제거하여 원하는 패턴의 증착 물질만을 남깁니다.

<식각 공정>

포토 공정이 끝난 뒤 필요한 회로 패턴을 제외한 나머지 부분을 제거하는 공정을 식각 공정이라고 합니다.  포토 공정에 포함되어 서술되는 경우가 많습니다.

식각 공정은 식각 반응을 일으키는 물질의 상태에 따라 습식(wet)과 건식(dry)으로 나뉩니다. 건식 식각은 반응성 기체, 이온 등을 이용하여 물리적 반응을 일으켜 특정 부위를 제거하는 방법이며, 습식 시각은 용액을 이용하여 화학적 반응을 통해 산화막을 제거합니다.

건식 식각이 습식 식각에 비해 비용이 바싸고 방법이 까다로운 단점이 있으나, 미세해진 회로 선폭을 보다 잘 구현하기에 수율을 높이기 위하여 건식 식각이 주로 사용됩니다.

<증착 & 이온주입 공정>

증착&이온주입 공정은 웨이퍼를 반도체로 만드는 과정으로, 웨이퍼에 얇은 박막을 입히고 전기적 특성이 생기게 하기에 박막 공정이라 불리우기도 합니다.

먼저 증착 공정은 웨이퍼 위에 박막을 균일하게 형성하는 과정을 말합니다.

이 때 박막이란 회로 간의 구분과 연결, 보호 역할을 하는 얇은 막으로, 사전적으로는 1마이크로미터(㎛) 이하의 막을 뜻합니다.

다음으로 이온주입공정(Ion Implantation)이란 웨이퍼를 반도체로 만드는 공정을 말합니다.

현재까지 웨이퍼는 단결정 Si으로 이루어져 있으며, Si 그 자체는 전기가 통하지 않습니다.

따라서 불순물을 주입하는 과정을 통해 전류가 흐르게 되며 전도성을 갖게 됩니다.

이 때 불순물은 이온을 뜻하며, 이온을 미세한 가스 입자로 만들어 원하는 깊이만큼 웨이퍼 전면에 균일하게 넣어줍니다.

불순물은 15족 원소인 P, As, 혹은 13족 원소인 B 등을 사용합니다.

<금속 배선 공정>

금속 배선 공정이란, 전기가 잘 통하는 금속의 성질을 이용하여 반도체의 회로 패턴을 따라 전기길, 즉 금속선(metal line)을 이어주는 과정을 말합니다.

아래 그림은 반도체에 들어가는 금속 재료가 만족하여야 하는 조건을 나타냅니다.

<EDS(Electrical Die Sorting>

EDS 공정이란 웨이퍼 완성 단계에서 반도체를 처음으로 테스트하는 공정을 말합니다.

EDS 공정은 다음의 4단계로 이루어집니다.

<패키징>

마지막으로, 패키징(Packaging) 공정은 테스트를 통과한 반도체 칩을 외부 환경으로부터 보호하고 단자 간 연결을 위한 전기적인 포장을 해주는 것을 뜻합니다.

반도체 8대 공정의 대략적인 내용에 대해 배웠습니다.

앞으로는 각 공정의 세부 단계를 배워나갈 것입니다.