반도체 메모리 디바이스의 일종으로, 전원이 꺼져도 데이터를 저장하는 비휘발성 메모리이다. 고용량, 저비용의 장점을 살려 내장메모리, 외장메모리, USB메모리, SSD Hard dish를 비롯한 대부분의 전자기기에 사용된다.
DRAM과 비교했을 때, floating gate가 있다는 것이 큰 특징이다. FG의 영향으로 집적도를 올릴 수 있다는 장점이 있지만, 동작 속도가 떨어지는 단점이 존재한다.
→ 기존 2차원 FG의 미세화가 어려워지며, charge trap flash 및 3차원 NAND Flash 구조로 변경되며 개선 및 발전 중에 있다.
크게 SLC(single level cell) 과 MLC(multi level cell)로 나뉜다.
NAND Flash의 구조
DRAM과 비교했을 때, gate가 2개 존재한다는 것이 가장 큰 차이점이다. NAND Flash는 top gate (=control gate)와 bottom gate (=floating gate = 부유 게이트)의 2개의 gate가 존재한다.
1) control gate
2) floating gate - 데이터를 저장하는 기능을 수행한다. floating gate 전체가 유전체로 둘러싸여 cell 단위로 격리되어 있기 때문에 데이터를 원하는 기간동안 저장하는 비휘발성 저장 능력을 갖추었다.
3) ONO Dielectric - floating gate 위쪽으로 존재하는 층간 절연막(IPD)이다. 일반적으로 ONO (산화막-질화막-산화막) 구조로 되어 있다.
4) Tunnel oxide - floating gate 아래쪽으로는 터널 산화막이 존재한다. cell의 program 또는 erase 동작이 이루어질 때, 전자를 통과시키는 역할을 수행한다.
⇨ floating gate를 둘러싼 6개의 절연막은 그 안의 전자들을 쉽게 탈출하지 못하도록 막는 역할을 한다. 다만 이 때문에 NAND Flash는 메모리 디바이스 중 가장 느린 속도를 갖는다.
⇨ floating gate를 둘러싼 층간절연막과 터널산화막때문에, 외부로부터 인가된 전압은 Cipd와 Ctox의 결합 정전용량에 영향을 받는다. 결합 정전용량만큼 문턱전압이 증가하고, 드레인 전류가 감소한다.
동일 외부 전압에 대해 FG에 인가되는 전압을 증가시키기 위해 사용하는 구조가 ONO구조이다. (층간절연막의 유전상수를 증가시켜야 하기 때문이다.)
NAND Flash의 cell array
BL: bit line WL: word line SSL: string-select line GSL: ground-select line
cell array의 가로 방향 ▻ 하나의 word line으로 연결된 cell의 집합인 page
cell array의 세로 방향 ▻ 하나의 drain, source, cell이 직렬로 연결된 string
⇨ string을 각 word line으로 묶은 단위: block
NAND Flash의 동작 원리
NAND Flash의 동작은 크게 '쓰기 - 읽기' 로 나뉜다. 그 중에서 쓰기 동작은 FG에 전자를 넣는 program 동작 & FG로부터 전자를 제거하는 erase 동작으로 나눌 수 있다.
program 동작과 erase 동작은 모두 tuneling 현상을 이용한다.
1) program 동작
source, drain, substrate를 모두 접지한 상테에서 control gate에 전압(~20V)을 인가한다.
p-substrate에 존재하던 전자가 tunneling 현상을 거쳐 tunnel oxide를 통과하여 FG로 이동한다.
동일한 word line을 공유하는 page 단위로 발생한다.
선택된 cell의 WL은 20V, BL은 접지시킨다. 선택되지 않은 cell의 WL은 4~5V, BL은 BDD만큼 가해준다. 따라서 선택된 cell의 채널전압은 0V가 된다. 선택 cell과 같은 WL에 있는 cell은 채널전압이 Vpgm * coupling ratio이므로 전압차이가 많이 나지 않아 터널링이 나타나지 않는다.
이러한 원리로, 동일 WL (gate)를 고융해도 선택된 cell에만 program할 수 있고, 이를 self boosting이라고 한다.
2) erase 동작
erase 동작은 block 단위로 발생
control gate를 접지한 상태(즉, WL에 0V를 인가한 상태)에서,erase할 blcok의 well(p형 기판)에 20V의 전압을 가한다.이 때 FG에 저장된 전자들이 터널링 현상으로 인하여 기판쪽으로 이동할 것이다.erase하기 싫은 block은 WL에 아무 전압을 인가하지 않으면 floating 상태가 되어 전압이 20V를 따라 올라가고,전압 차이가 작아져서 터널링이 발생하지 않을 것이다.
이는 플래시메모리에 데이터를 저장하기 위해서부유게이트를 비울 때 사용되는 동작이다.
3) read 동작셀의 Vth 변화를 통해 이루어진다.프로그램과 소거 동작으로 인해 부유게이트 내 전자 수가 변화하고,이로 인해 트랜지스터의문턱전압 차이가 발생한다.전자가 있는,프로그램된 셀의 문턱전압은 0V보다 크고,전자가 없는,소거된 셀의 문턱전압은 0V보다 작게 나타난다.비트라인에 예비충전 전압을 걸고,읽고자 하는 셀의 워드라인에는 0V, 그 외 셀의 워드라인에는 Vth 이상의 전압을 인가하여 전자 저장 여부를 판단한다.
선택 cell에 전자가 있는 경우,WL에 0V를 인가할 때 채널이 형성되지 않고,그 때문에 비트라인에 전압이 걸려도 전류가 잘 흐르지 못한다.따라서 비트라인을 통해 유입되는 전류가 빠져나가지 못하고충전되므로 비트라인의 전압 강하가 적게 나타나고,이를 0으로 인식한다.반대로 읽고자 하는 셀에 전자가 없는 경우, 0V를 인가할 때 채널이 잘 형성되고,전류가 잘 흐른다.즉 short 상태이므로 BL에 예비충전된 전하가 방전되고,이러한 비트라인의 전압 강하가 커지는 상태를 1로 인식한다.
선택 cell의 BL에 예비충전 전압을 인가한다. 읽기동작 직전, 예비충전 전압 인가를 중지하면 BL floating 상태가 된다. 선택 cell의 WL에는 0V, 나머지 WL에는 약 4.5V를 인가한다.
이 때, 선택 cell이 erase 상태인 경우, cell string을 통해 BL에 예비충전된 전하가 방전되어 BL 전위가 내려간다. 반대로, 선택 cell이 program 상태인 경우, 선택된 cell이 off 상태가 되어 BL에 예비충전된 전하가 방전되는 데 많은 시간이 발생하고, 비트라인 전위에 따라 1과 0을 판정한다.
